Actel

2007年夏

创新的智能功率解决方案

使用Libero IDE v8.0加快设计项输入

在 FPGA 领域，开发时间始终是一个关键因素。这也是采用 FPGA 替代 ASIC器件的原因之一。

能否使客户尽快完成设计过程已成为 FPGA 厂家或第三方创建 IP 核、解决方案和参考设计时所采用的衡量标准。构建您的设计常常变为将不同格式、工具、构件和开发风格拼凑在一起的游戏。

Actel 的产品组合提供多种选择：

  • SmartGen 核既可作为可配置的标准构件，也可作为 Fusion 设计元素；
  • IP目录可提供上百种业界标准的功能，客户可从 Actel 或第三方供應商获得；
  • CoreConsole 可生成能在 FPGA 构件上实现的处理器 IP 核连子系统。

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SmartDesignSmartDesign

SmartDesign 画布

SmartDesign 可让用户从上面所列的选项中选择设计元素，并将所选元素放到一块设计"画布"(Canvas) 上，将它们全部放在相同的设计环境中。你无需创建和历遍所有的 VHDL 端口映象和各个连接，只需将各种构件放进去，然后用连接栅工具(Connectivity Grid) 便可创建所有连接，而且，最好的是 SmartDesign 还能自动导出一套完整的 VHDL 或 Verilog 代码，用于设计的顶层。Fusion 模拟系统和总线接口连接也可由 SmartDesign 自动完成。

将整个设计设想为拼板游戏搬简单还是有点武断，因为您还得使用自己的一些 HDL 构件，添加到画布层次结构 (Hierarchy) 中，并在画布上将其与标准构件接口。SmartDesign

连接栅工具

为了完成其它器件连接，SmartDesign 提供"连接"栅工具，将各构件显示成阵列；其中，相交的单元成为"连接机会"点。工具提供的下拉菜单显示可作为连接操作的端口，让您轻易进行选择然后以可视化方式验证。

原理视图

为使视图简洁，设计画布上显示的连接经过简化，但可通过原理视图 (Schematic View) 查看所有的连接。这种检查常常也是检查工作的一个明智步骤。

设计检查和 Fusion 设计辅助

连接栅工具不可能产生非法连接，因此避免了由 SmartDesign 生成 "构建修正" HDL 源代码人工输入项可能带来的错误布局和错误连接。对于 Fusion 设计而言，SmartDesign 工具了解内核与其它内核和总线间的依赖关系，并提供相应的菜单和说明，从而让用户快速、轻松地确定正确的方案，然后自动完成构件连接。由于 SmartDesign 了解 Fusion 模拟和内存构建工具和自动连接，再加上采用连接栅工具、设计画布和图解视图来完成可视化的构件提交、连接和验证操作，因此采用该工具能够大大缩短设计时间，并消除错误。

要了解 SmartDesign 更多的信息，请访问网站：actel.com/ezone/smartdesign